Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。今回は高位合成のThreadの使用例を書きます。 高位合成 Thread によるフィボナッチ数列生成 実行結果 参照

Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 今回はこう書くとこうなるという小技をいくつか、忘れないようにその部分だけ書いておきます。 便利関数の定義 …

Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 今回は単純なCASE文の書き方です。 Case文の記述 Case文使用の例 生成されるVerilog HDL とシミュレーション結果

Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 前回までは 順序回路を記述するための Always と Seq に関して書いてきましたが、今回は状態遷移マシンを記述す…

Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 前回は Always 文で非同期リセットの記述を試してみました。今回は Always の代わりに順序回路を記述するSeqを…

Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 前回は led.py を動かして、Always 文の変換を試してみました。今回はモジュールの組み立て方と Always につい…

Verilog HDLを生成するための記述をpythonで行うことでFPGA回路の生成を楽にする為のライブラリーVeriloggenを使ってみたいと思います。 前回はWindows上に環境を作ったので、さっそくサンプルを動かしてみましょう。 veriloggen サンプルのダウンロード Spy…

Verilog HDLを生成するための記述をpythonで行うことでFPGA回路の生成を楽にする為のライブラリーVeriloggenを使ってみたいと思います。 まずはWindows上に動作環境を作成します。 Anaconda インストール Icarus Verilog for Windowsのインストール Windows…