Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 今回は単純なCASE文の書き方です。 Case文の記述 Case文使用の例 生成されるVerilog HDL とシミュレーション結果