Verilog HDL を生成するための記述を python で行うことで FPGA 回路の生成を楽にする為のライブラリー Veriloggen を使ってみたいと思います。 今回はこう書くとこうなるという小技をいくつか、忘れないようにその部分だけ書いておきます。 便利関数の定義 …